问题 单项选择题

图示时序逻辑电路为TTL系列集成触发器组成的三位二进制异步加法计数器。设计数器的现态,输入一个时钟脉冲后,计数器的状态是()。

A.A

B.B

C.C

D.D

答案

参考答案:A

解析:

对于TTL系列集成触发器,J和K悬空相当于高电平。如图所示为三个触发器组成的三位二进制异步加法计数器,由于本题的触发器是脉冲的下降沿(后沿)触发,根据图中的连接方式,即前一个触发器的Q端由1翻0,后一个触发器才能翻转。其状态转换图是:000→001→010→011→100→101→110→111→000。所以当计数器的现态,输入一个时钟脉冲后,计数器的次态[点评] 本题考察的知识点是异步计数器的分析。注意后一个触发器的脉冲是前一个触发器的输出。

选择题
单项选择题 A型题